back
Przedstawic proces syntezy ukladow kombinacyjnych na dekoderach
y=f(X4,X3,X2,X1)=E(2,4,5,6,8,9,10,14)
X1->A
X2->B
X3->C
X4->D
S ->G1 i G2
2,4,5,6,8,9,10,14 laczymy z 8nozkowym D a z niego wychodzi Y

Wyjasnic proces syntezy ukladow kombinacyjnych na multiplekserach
y=f(X4,X3,X2,X1)=E(2,4,5,6,8,9,10,14)
0->podpinamy pod piny 0,1,3,7,11,12,13,15
1->2,4,5,6,8,9,10,14
X1->A
X2->B
X3->C
X4->D
S ->G
W->Y

Wyjasnic pojecie sekwencyjnych ukladow teleinformatyki
uklady cyfrowe w ktorych stan wyjscia zalezy nie tylko do aktualnych sygnalow wejsciowych lecz rowniez od stanu wejsc w poprzednich chwilach czasowych

Podac definicje automatow skonczonych z pamiecia
nazywamy uporzadkowana piatke -X zbior stanow wejsciowych
-S z.s. wewnetrznych
-Y z.s. wyjsciowych
-delta funkcja przejsc delta=f(X,S)
-lambda f. wyjsc dla automatu Mealyego lambda=f(X,S), dla Moorea lambda=f(S)


Narysowac struktury automatow skonczonych

Przedstawic sposoby opisu ukladow sekwencyjnych
1. zbudowac graf przejsc licznika rewersyjnego mod 5 zliczajacego impulsy zegarowe
2. zbu. gr. przej. ukladu wykrywajacego w dowolnie dlugim ciagu binarnym sekwencje 1100
3. zbu. gr. przej. ukladu zamka elektronicznego otwieranego sekwencjami 00, 10, 01

Przedstawic zasady budowy grafow


Podac i opisac typowe uklady sekwencyjne teleinformatyki
typowe uklady sekw. to: ukl. pamieciowe (przerzutniki i rejestry), liczniki
zlozone uklady sekw. to: ukl. uzaleznien czasowych, ukl. adresujace

Opisac srodowisko projektowania w jezyku VHDL
edytor tekstu HDE \
edytor grafow przejsc FSM ->gen.kod.zrod. -VHDL -> analiza i elaboracja -> symulator
edytor schematow ideowych ->gkz / \synteza logiczna
edytor schematow blokowych ->gkz /


Podac zasady specyfikacji ukladow teleinformatyki w edytorze tekstowym jezyka VHDL
1 deklaracja jednostki projektowej
2 opis architektury projektu
dla kazdego projektu istnieje tylko jedna deklaracja jednostki projektowej, natomiast moze istniec kilka deklaracji architektur polaczonych z jedna jednostka projektowa

Wyjasnic mechanizm weryfikacji ukladow przy pomocy symulatora logicznego
pozwala nam na przesledzenie zmian wartosci wyjsciowych przy zmianie ktorejs z wartosci wejsciowej i na ej podstawie porownac wyniki symulacji z wynikami teoretycznymi uzyskanymi w tablicy prawdy
back